2020 CCF 集成电路设计与自动化学术会议
基本信息
2020-08-10
2020-08-10
中国计算机学会
会议文集
21. 时间触发以太网调度表生成算法的研究
摘要： 时间触发以太网(Time-Triggered Ethernet,TTE)是一种混合时间触发(Time-Triggered,TT)业务和事件触发(Event-Triggered,ET)业务的新型通信网络.为了保证TT业务的实时、可靠发送的特性,TTE网络根据TT业务的特性,采用离线的方式生成时间调度表,所有的TT业务根据时间调度表进行转发.因此,调度表的效率决定了TT业务的服务质量以及整体网络的负载量.为解决现有技术生成的调度表时延大、网络利用率低等问题,本文提出了一种最小时延的调度表生成方法,该方法根据TT业务传输时延最小的原则,对网络拓扑结构和TT业务特性进行建模,并将使源端系统TT业务发送时刻之和最小设置为优化目标,并使用Gurobi求解器进行求解得最终的调度表.最后,在星型网络拓扑下对提出的调度表进行仿真验证,实验结果表明,本文提出的算法可以在预定的时间点发送TT业务.
提交时间：2020-08-10
22. 有限状态熵编码的VLSI设计与实现
摘要： 以软件方式实现的Zstd(Zstandard)无损压缩算法在处理海量数据时存在速度慢的问题,难以满足特定应用领域对压缩速度的需求.目前,尚未有通过硬件对Zstd进行加速的有效方案,尤其是针对Zstd的有限状态熵编码(FSE,Finite State Entropy)的硬件加速.因此,该文提出了一种适用于硬件实现的针对Zstd的FSE压缩、解压架构设计,并采用软硬件协同对架构进行实现.在TSMC55nm的工艺下,最高频率均可达到750MHz.实验结果表明,与软件实现相比,整体压缩速度提高了约9倍;整体解压速度提高了约100倍.
提交时间：2020-08-10
23. 超大规模集成电路下通孔感知的并行层分配算法
摘要： 层分配作为集成电路设计中布线阶段的关键环节,基于2D布线方案生成3D布线方案.因此层分配需要引入通孔连接位于不同布线层上的导线.在生产工艺中,通孔的制造成本较高,因此在保障可布线性的前提下最小化通孔数量有利于节约制造成本.此外,随着集成电路的规模日益增长,需要处理的线网数量显著增多,层分配算法运行时间增大成为限制高效设计布线方案的重要制约因素.因此,提出了一种高效的基于区域划分的并行策略,使各区域在并行布线阶段负载均衡,以提高并行布线的效率.同时设计一种基于线网等效布线方案感知的通孔优化策略,决定各线网对布线资源使用的优先级,进而有效地减少层分配方案的通孔数量.所提出的基于线网等效布线方案感知的通孔优化策略和基于区域划分的并行策略能够有效结合,同时优化通孔数量和运行时间,以实现层分配效率和质量的同步提高.多组实验测试的结果表明该算法能够有力优化通孔数量并同时缩短运行时间,具有很好的优化性能.
提交时间：2020-08-10
24. 面向100Gbps网络应用的RISC-V CPU设计与实现
摘要： RISC-V作为新一代开源精简指令集,具有功耗低、面积小和性能高的优点.凭借着巨大的优势,RISC-V CPU技术和产品发展迅速.然而作为全新的指令集架构,目前基于RISC-V架构的中高端64位CPU设计实例很少,绝大多数设计和实现属于32位嵌入式应用,相应的商用IP也缺乏,如在面向高速网络应用方面,几乎找不到设计参考.在本文中,面向高速网络应用,首先改进了开源的64位RISC-V CPU,增加了总线宽度和L2CACHE,然后在CPU中实现了完整的100Gbps以太网IP,包括MAC、PCS和PMA等模块,最后通过仿真、FPGA运行操作系统,验证了所设计的64位RISC-V CPU以及100Gbps以太网IP的正确性和有效性;所设计的RISC-V CPU和100Gbps以太网IP可应用于智能网卡等数据中心应用场景.
提交时间：2020-08-10
25. 面向FPGA后端的神经网络编译工具链
摘要： 随着神经网络在嵌入式和终端设备的广泛使用,边缘计算等特定应用的功耗和性能优化成为业界关注的重点.FPGA因其高并行度、高能效比、可重构、可定制等优点,逐渐被嵌入式神经网络应用开发者采用.然而,传统的FPGA编程技术逐渐无法满足嵌入式应用快速迭代的开发需求,这也限制了FPGA在嵌入式神经网络应用领域的发展.一些研究者尝试打通语言层次间的障碍,实现端到端流程.Xilinx的Vitis平台面向特定的机器学习框架进行优化,使得神经网络模型适配于Xilinx FPGA;LeFlow则对Python的编译过程进行处理,使其中间结果能够直接用于高层次综合过程.然而,已有研究工作都是针对Xilinx等国外厂商的芯片,缺乏针对国内自主研发芯片的支持.本文提出一套完整的面向国产FPGA后端的通用神经网络编译工具链,包括开发者友好的Python前端以及完整的FPGA后端开发流程,可以将开发者从繁琐的硬件编程工作中解放出来,提升嵌入式神经网络应用的开发效率.本文的主要贡献包括:(1)提出一套完整的国产FPGA神经网络编译综合工具链;(2)总结出高层次综合友好的代码规范,并基于此规范提出基于算子模板的代码生成算法;(3)针对FPGA存储资源的多样性,提出一种自适应的内存优化算法,将运算数据合理分配到FPGA不同的存储资源上,有效提升神经网络应用在FPGA后端的吞吐率和资源利用效率.实验结果表明,本文提出的神经网络编译综合工具链在保证FPGA后端正确运行的基础上,比经典编译框架生成的代码减少约64％的触发器资源,同时,本文提出的内存优化算法比常规内存分配方法可以达到约21.8％的性能提升.
提交时间：2020-08-10
26. 面向功耗优化的CMOL电路容错映射
摘要： 针对CMOS/纳米线/分子混合电路(CMOL)的缺陷导致电路功耗增加这一问题,提出基于单元限用的容错映射方法.首先建立缺陷对功耗的影响模型,分析常连缺陷对的多种映射模式对功耗的影响;接着通过高功耗单元的限用与功耗约束的设置来避免相关映射模式的发生;最后采用遗传算法完成电路容错映射.利用ISCAS标准测试电路对本文方法进行验证,实验表明提出方法在成功容错的基础上有效降低了电路功耗,同时对求解速度与电路面积也有较好的优化.
提交时间：2020-08-10
27. 面向敏捷硬件设计的符号模拟器设计与实现
摘要： 敏捷硬件设计方法中,RTL建模常使用自定义的描述语言,为设计验证带来了新挑战.符号模拟技术是(限界)模型检验、等价性检查等验证的基础,为探讨敏捷硬件设计方法中的验证技术,本文针对PyRTL语言及其中间格式,设计实现了一个符号模拟器.本文介绍了符号模拟器的设计原理、转换规则等关键技术.实验结果表明了所实现的符号模拟器的正确性.
提交时间：2020-08-10
- 1
- 2